通常fpga工程師編譯較大的工程時比較頭疼，因為編譯時間非常長，常常需要花費幾個小時，如果是在調試階段，每次修改一個錯誤需要幾小時，這樣效率就非常低。導致編譯時間較長的原因有兩點：1. 設計中資源利用比較大，synthesis、translate和map需要的時間較長；2. 設計的時序比較緊張，需要反復p&r來達到 佳時序狀態。
　　如果不想修改工程代碼，想要縮短編譯時間，則可以采用增量編譯技術，其基本原理就是根據前一次編譯的結果，只重新編譯部分修改過設計，其它部分則沿用前一次編譯的結果，這樣就可以縮短總體的編譯時間。xilinx的增量編譯技術有兩種：smartguide和partition。
　　smartguide：這個ise中的全局優化選項，使能這個選項，編譯器在implementation時會比較前一次編譯的implementation結果，未修改部分則沿用前一次的結果，但是如果時序比較緊張，會根據情況重新實現相應未修改部分來達到時序要求。smartguide主要能縮短map和par的時間。
　　smartguide具體的使用方法如下：
　　1. 右擊top module，然后點擊smartguide選項。

圖1

            2. 選擇前一次的編譯信息，其中ncd文件包含當前設計的物理映射信息。

圖2

  　　3. 點擊ok，使能smartguide。
　　partition：基于partition(分區)的設計，如果一個partition的hdl代碼、時序、物理約束和實現選項未修改，實現工具會采用“復制粘貼”操作保留這部分partition的信息，從而縮短了實現的時間。partition設置后能縮短綜合、實現的時間。
　　自ise12.1版本后，ise軟件就不再支持partition選項，但是在planahead軟件中支持partition功能（ise快退出xilinx軟件舞臺了，據說以后有個rodin的軟件，界面與現在的planahead類似）。如圖3所示，在netlist窗口中右擊需要分區的module，然后選擇set partition即可。

圖3

     　　參考文獻：
　　xapp918：incremental design reuse with partitions
　　注：在 近的項目中，為了縮短編譯時間，使能了smartguide選項，但是發現時序一直很差，記得以前timing score都是0分的，然后采用了各種優化：加bufg、關鍵路徑加register打拍等等，但是時序始終達不到0分。在快絕望的時候，突然發現之前使 能過smartguide選項，把它去了試試，結果版本跑出來時序0分了，當時是既欣喜又崩潰。 通過這次的經歷，得到了一些教訓，在debug階段雖然使用增量編譯技術能加快效率，但是前提是你的代碼功能、時序都需要滿足條件，之后才能使用增量編譯 繼續debug