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Verilog HDL语言基础之数字跑表
来源： 日期：2013-11-3 17:29:40 人气：标签：
2.实例目标
本实例主要实现了计数及进位的设计，通过几个always模块的设计实现一个特定用途的�？�——数字跑表。通过本实例，读者应达到下面的一些实例目标。
初步掌握verilog语言的设计方法。
完成一个数字跑表的设计。
原理简介
本数字跑表首先要从 低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器进位，秒计数器以百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数，读者可以自行增加小时计数器。
数字跑表巧妙地运用进位位作为计数时钟来减少计数的位数。如果统一使用系统时钟作为计数时钟，那秒计数器将是一个6000进制的计数器，而分计数器将是一个3600000进制的计数器。这样将极大的浪费fpga的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。
本实例的数字跑表�？橥肌�
在实际的设计中，为了使计数器更加简单，计数器使用高低位两个计数器实现。100进制计数器分别是高位10进制计数器，低位10进制计数器;60进制计数分别是高位6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器实现。
同时由于10进制计数器重复使用了5次，可以使用独立的模块实现10进制计数器，这样就可以通过�？楦从美唇谑≌瞿？槭褂玫淖试�。
数字跑表提供了清零位clr和暂停位pause，百分秒的时钟信号可以通过系统时钟分频提供。分频至1/100s，即可实现真实的时间计数。详细的时钟分频设计读者可参考相关的资料实现，在本实例中不再提供。
代码分析
下面给出这个数字跑表的源代码，读者可以将这些源代码嵌入自己的工程设计中，来实现数字跑表的功能。
首先给出代码中端口信号的定义，读者可根据这些端口与自己的工程设计进行连接。 clk：时钟信号。
clr：异步复位信号。
pause：暂停信号。
msh、msl：百分秒的高位和低位。
sh、sl：秒信号的高位和低位。
mh、ml：分钟信号的高位和低位。
下面是数字跑表的verilog hdl源代码及说明。
module paobiao(clk,clr,pause,msh,msl,sh,sl,mh,ml); //端口说明
input clk,clr;
input pause;
output［3:0］ msh,msl,sh,sl,mh,ml; //内部信号说明
reg［3:0］ msh,msl,sh,sl,mh,ml;
reg cn1,cn2; //cn1为百分秒向秒的进位，cn2为秒向分的进位
//百分秒计数模块，每计满100，cn1 产生一个进位
always @(posedge clk or posedge clr) begin
if(clr) begin //异步复位
{msh,msl}<=8'h00;
cn1<=0;
end
else if(!pause) begin //pause 为0时正常计数，为1时暂停计数
if(msl==9) begin
msl<=0; //低位计数至10时，低位归零
if(msh==9) begin
msh<=0; //低、高位计数至10时，高位归零
cn1<=1; //低、高位计数至10时，触发进位位
end
else //低位计数至10，高位计数未至10时，高位计数
msh<=msh+1;
end
else begin
msl<=msl+1; //低位计数未至10时，低位计数
cn1<=0; //低位计数未至10时，不触发进位位
end
end
end
//秒计数模块，每计满60，cn2 产生一个进位
always @(posedge cn1 or posedge clr) begin
if(clr) begin //异步复位
{sh,sl}<=8'h00;
cn2<=0;
end
else if(sl==9) begin
sl<=0; //低位计数至10时，低位归零
if(sh==5) begin
sh<=0; //低位计数至10，高位计数至6时，高位归零
cn2<=1; //低位计数至10，高位计数至6时，触发进位位
end
else
sh<=sh+1; //低位计数至10，高位计未数至6时，高位计数
end
else begin
sl<=sl+1; //低位计数未至10时，低位计数
cn2<=0; //低位计数未至10时，不触发进位位
end
end
//分钟计数�？�，每计满60，系统自动清零
always @(posedge cn2 or posedge clr) begin
if(clr) begin //异步复位
{mh,ml}<=8'h00;
end
else if(ml==9) begin
ml<=0; //低位计数至10时，低位归零
if(mh==5)
mh<=0; //低位计数至10，高位计数至6时，高位归零
else
mh<=mh+1; //低位计数至10，高位计未数至6时，高位计数
end
else
ml<=ml+1; //低位计数未至10时，低位计数
end
endmodule
通过上面的这3个�？椋纯墒迪质峙鼙淼墓δ�。
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